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VHDL et synthèse logique

1E2AF1 VHDL et synthèse logique Electronique et Physique appliquée S6
Cours : 6 h TD : 0 h TP : 18 h Projet : 0 h Total : 24 h
Responsable : Ahmed Aouchar
Pré-requis
Circuits logiques
Objectifs de l'enseignement
Comprendre l'architecture des composants FPGA (Field Programmable Gate Array) de dernière génération et savoir les mettre en pratique.
Apprendre un langage de description de matériel HDL (Hardware Description Langage) et l'appliquer de façon efficace à la synthèse logique.
Programme détaillé
Hardware :
1. Architecture des composants FPGA : les différentes technologies, les ressources logiques, les entrées/sorties, la mémoire interne, l'horloge et le reset, les blocs DSP, le convertisseur ADC.
2. La logique synchrone : prendre conscience que l'architecture des FPGA se prête très bien à des systèmes synchrones et n'est pas adaptée à de la logique asynchrone.

Software :
1. Découverte du langage VHDL : librairies IEEE, syntaxe synthétisable, différents niveaux de description (mettre l'accent sur la description RTL)
2. Techniques de description de machines d'états infaillibles.
3. Ecriture de "Testbench" efficaces donnant des résultats proches de la réalité.
Applications (TD ou TP)
TP sur la maquette "NEXYS 4" :

1. Conception et réalisation d'un fréquencemètre.
2. Conception d'une UART et communication avec un PC via le port série rs232.
3. Liaison I2C avec un capteur de température : lecture et affichage de la température ambiante.
Compétences acquises
Savoir choisir le bon composant pour une application donnée afin d'en tirer le meilleur parti.
Pouvoir décrire de façon efficace n'importe quel système logique en langage VHDL, le valider par simulation avant de programmer le composant cible.
Bibliographie
J.-M. Bernard et J.Hugon, De la logique câblée aux microprocesseurs, Eyrolles
R. Tocci, Circuits numériques, Dunod
R. Letocha, Circuits numériques, McGraw-Hill

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